FPGA中Retiming技术

04/24 06:00
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1 Retiming的定义

重定时(Retiming)是一种时序优化技术,用在不影响电路输入/输出行为的情况下跨组合逻辑寄存器从而提高设计性能。

2 Retiming的目的

Retiming就是重新调整时序,例如电路中遇到复杂的组合逻辑,延迟过大,电路时序不满足,这个时候采用流水线技术,在组合逻辑中插入寄存器加流水线,进行操作,面积换速度思想。

3 Retiming原理

我们知道任何的数字电路都可以等效成组合逻辑加D触发器打拍,两个D触发器之间的组合逻辑路径决定了,系统的工作频率,决定芯片的性能。所以为了提高芯片的工作频率,使用流水线技术在组合逻辑中插入寄存器。


插入寄存器的位置需要慎重选择,不同的位置数据的打拍所消耗的寄存器的数量也不同,比方说你在位置a消耗25bit寄存器,位置b消耗20bit寄存器,能省则省。

前面插入寄存器的位置使得comb1的延迟为30ns,comb2的延迟为10ns,系统的最高工作频率是由最长路径决定的。也就是说你这个系统最高工作频率的周期,不小于30ns,前面是插入pipeline,这个时候我们不改变时序,采用重定时技术,使得各个组合逻辑之间的延迟相当。

4 Vivado与Retiming

在Vivado 综合操作中有两种方法实现自动重定时(全局定时器),全局重定时是对整个设计而言的,基于设计时的时序要求优化大型组合逻辑结构中的寄存器设计。
这种方式需要分析设计中的所有逻辑,优化最坏路径情况下的寄存器从而使整体设计反应速度更快。为了实现这一点设计时必须在.xdc文件中规定准确的时间限制。在synth_design或Vivado GUI综合设置下通过-retiming命令启用全局重定时,此外该特性还可以与合成中的BLOCK_SYNTH特性一起用于设计中的特定模块。


局部重定时是指用户明确告诉工具使用retiming_forward、retiming_backward RTL属性时需要执行的重定时逻辑。执行局部重定时操作是应该要小心,因为它不是计时器驱动的,而是工具将完全按照用户要求去执行。如下图所示(UG901)

如果是retiming_forward,只需要将(*retiming_backward = 1 *) reg my_sig;修改为(*retiming_forward = 1 *) reg my_sig;
注意以下情况下不能进行Retiming操作:
  1. 寄存器时序异常(多循环路径、错误的路径、最大延迟路径)

  2. 寄存器的类型属性不能改变(DONT_TOUCH, MARK_DEBUG)

  3. 采用不同控制级的寄存器


 

FPGA   

本文分享自微信公众号 - 瓜大三哥(xiguazai_tortoise)。
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