画时序图是一个 IC 设计人员的基本能力，下面介绍几个画时序图的工具，小编基本上都使用过，现在比较倾向于 wavedrom。 Visio模具 Visio时序图工具有一些做好的模具，在画时序图时直接拖拉进...

在没看这篇文章前，回想一下平时我们常用的复位方式： ① 首先，上电后肯定是要复位一下，不然仿真时会出现没有初值的情况； ② 最好有个复位的按键，在调试时按一下复位键就可以全局复位了；...

本文是对《How do I reset my FPGA?》的翻译 在 FPGA 设计中，复位起到的是同步信号的作用，能够将所有的存储元件设置成已知状态。在数字电路设计中，设计人员一般把全局复位作为一个外部引脚...

Editor’s Note: This article first appeared in the Summer 2011 issue of Xcell Journal , and is reproduced here with the kind permission of Xilinx. In an FPGA design, a reset act...

1 一个自媒体爱好者的故事 2020 年 3 月份，一次偶然的机会，“相量子”号主邀请我加入了自媒体交流群，才慢慢开始接触到了行业内优秀的人：有刚毕业的硕士能做到 csdn 阅读量 200W+ ,有工作...

在用Vivado对工程编译时，会弹出下面的对话框： 备注：虽然FPGA不能叫编译，但很多工程师为了方便起见，将综合+实现+生成bit文件的过程统称为编译了，这种说法大家理解就好。 很多工程师都会...

IC技术圈期刊内容涵盖FPGA、前端、验证、后端、自动化、模拟、求职、管理等IC技术领域，欢迎阅读，欢迎投稿。 数字芯片工程师技能评估 #FPGA #数字芯片设计 分为6个维度，每个维度分为若干子...

IC技术圈期刊内容涵盖FPGA、前端、验证、后端、自动化、模拟、求职、管理等IC技术领域，欢迎阅读，欢迎投稿。 AD9361的配置，代码，采样，脚本转换，软件使用 #FPGA #AD9361 #ZYNQ 本文详细描...

前言   在FPGA的设计中，避免使用锁存器是几乎所有FPGA工程师的共识，Xilinx和Altera也在手册中提示大家要慎用锁存器，除非你明确知道你确实需要一个latch来解决问题。而且目前网上大多数文...

Laplace 算子介绍 Laplace 算子和 Sobel 算子一样，属于空间锐化滤波操作。 拉普拉斯算子是一种重要的图像增强算子，它是一种各向同性滤波器，即滤波器的响应与滤波器作用图像的突变方向无关...

Dither 算法来源 最早源自二战，当时的轰炸机飞行员使用了一个机械计算机来进行导航和 bomb 轨道计算。奇怪的是，这些计算机(由上百机械零件组成)在飞机甲板上要比在地面上工作地更为准确。工...

IC技术圈期刊内容涵盖FPGA、前端、验证、后端、自动化、模拟、求职、管理等IC技术领域，欢迎阅读，欢迎投稿。 当我们做后仿时我们究竟在仿些什么（四） #验证 #后仿 #门级仿真 点击阅读 icso...

开发板连接 开发板如下图所示，给开发板 插入 SD 卡 接入 5V 电源 连接下载器 CK - LINK 连接 YOC-SOCKET4 的 PIN3 和 PIN4 至 RX，TX 。 启动流程 硬件启动 接入 5V 输入电源按下 POWER 按键...

工程结构创建工程建立 vivado 工程添加源文件添加约束文件运行工程参考链接 工程结构 项目目录结构 |--wujian100_open //wujian100_open平台项目工程目录。wujian100_open 平台代码可以通过g...

仿真工具安装安装gcc安装 tcsh安装 gtkwave安装 iverilog仿真步骤仿真 Hello Friend参考链接 仿真工具安装 安装gcc sudo apt-get build-dep gcc sudo apt-get build-dep gcc-c++ 查看版本信息...

平头哥由来 外表呆萌可爱，甚至有点傻气的“平头哥”，乍一看并无什么攻击力，可是业界流传着“平头哥”的那一句传说——生死看淡，不服就干。 因为头顶平，背上覆盖一层白色毛发， 像极了留...

IC技术圈期刊内容涵盖FPGA、前端、验证、后端、自动化、模拟、求职、管理等IC技术领域，欢迎阅读，欢迎投稿。 【经验】一个FPGA工程师的成长之路 #FPGA 点击阅读 ZYNQ IEEE802.3 以太网接口整...

大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。 今天给大侠带来Xilinx FPGA...

在 Xilinx 的 FPGA 中，时钟管理器称为 Clock Management ，简称 CMT 。常用到的 DCM / PLL / MMCM 都包含在 CMT 中。 PLL PLL 简介 PLL 就是锁相环，具有时钟倍频、分频，调节相位等都是可以...

本文基于Xilinx FPGA 的clocking wizard IP进行动态调整时钟频率 clocking wizard简介 动态调整时钟频率输出，需要在 IP 界面勾选 Dynamic Reconfig选项。这时候 IP 会多出来一个 AXI-lite 的...