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2020年度总结(不平凡的一年,感恩你我相遇)

2020年过去了,总结这一年,在学业上,算是划上了一个句号,研究生毕业了,再也不是学生了(学生的悲伤也许很多人不懂);秋招还算顺利,7月20号踏上工作的岗位,对我来说,这是下一阶段的开...

01/12 07:13
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FPGA逻辑设计回顾(5)多比特信号的CDC处理方式之MUX同步器

前言 多比特信号跨时钟域处理的场景与方案 MUX同步器 参考资料 前言 信号的跨时钟传输的方法很多,在上篇专栏中,就说了两种有关单比特脉冲信号的跨时钟域传输问题,FPGA逻辑设计回顾(4)亚...

01/13 07:00
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高速串行总线设计基础(八)揭秘SERDES高速面纱之CML电平标准与预加重技术

前言 物理信号 预加重 差分传输线 参考资料 前言 对于数字工程师来说,我们可能关注的仅仅是本文中的差分信号电平标准以及预加重技术,CML电平标准是Transceiver技术的首选,在Xilinx的GTX/H...

2020/12/28 13:20
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高速串行总线设计基础(三)SERDES的通用结构介绍

前言 SERDES的基本构造 SERDES的通用框图 市场上的SERDES或Transceiver展示 往期回顾 参考文章 前言 上一篇文档,介绍了MGTs,我们知道它的一个别名为SERDES,就是如此,这篇文章我们来谈一下...

2020/12/23 00:39
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高速串行总线设计基础(四)眼图的形成原理

前言 眼图的形成原理 眼图的参数含义 眼图的模板 眼图的识别依据? 前言 眼图的测量对于高速串行总线的重要性不言而喻,眼图反映了总线通道环境的优劣,信号的好坏等等,正确的识别眼图是一项...

2020/12/24 07:00
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高速串行总线设计基础(五)揭秘SERDES高速面纱之多相数据提取电路与线路编码方案

前言 多相数据提取电路 线路编码方案 参考文献 前言 SERDES可以工作在多吉比特的速率,同样作为串行总线的SPI却常常在十兆或数十兆比特的速率,为何差别这么大呢?SERDES的特别之处在哪里?用...

2020/12/25 07:00
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高速串行总线设计基础(六)揭秘SERDES高速面纱之数据包与参考时钟要求

前言 数据包介绍 参考时钟要求 参考文章 前言 上一篇文章:高速串行总线设计基础(五)揭秘SERDES高速面纱之多相数据提取电路与线路编码方案[1]这篇文章介绍了提出了问题,关于SERDES或者Tra...

utm
2020/12/26 07:09
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高速串行总线设计基础(二)什么是MGTs以及MGTs的优势在哪里?

前言 并行传输 串行传输 MGTs是什么? MGTs的优势何在? 展望 参考文章 前言 话说,很久以前,并行总线称霸电子行业的方方面面,无论是芯片之间的通信还是板间通信。 就连大名鼎鼎的PCI Exp...

2020/12/17 07:15
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高速串行总线设计基础(一)同步时序模型介绍

前言 芯片间通信的时序模型 系统同步 源同步 自同步 参考文章 前言 高速信号设计涉及到方方面面的知识积累,也许你认为即使没有掌握甚至没有听过一些高速设计的专业术语,也没有关系?因为专...

2020/12/09 08:30
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FPGA设计心得(13)aurora的线速率及其用户时钟之间的关系?

👉长话短说 👉aurora的用户时钟频率是多少? 👉aurora的用户时钟的来源? 👉总结 长话短说 由于工作很忙,所以一直没有时间来胡乱写写,需要注意的是文章内容不涉及任何秘密,纯粹来...

2020/10/18 08:38
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FPGA设计心得(12)如何正确使用 in_system_ibert ?

👉in_system_ibert IP定制要点 👉串行收发器的位置 👉如何例化in_system_ibert? 👉结尾 in_system_ibert IP定制要点 串行收发器的位置 在ISI定制中,需要选择所使用的串行收发器的位...

2020/09/21 23:51
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IC技术圈期刊 2020年第09期

IC技术圈期刊内容涵盖FPGA、前端、验证、后端、自动化、模拟、求职、管理等IC技术领域,欢迎阅读,欢迎投稿。 【经验】一个FPGA工程师的成长之路 #FPGA 点击阅读 ZYNQ IEEE802.3 以太网接口整...

2020/09/20 15:06
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FPGA设计心得(11)关于FIFO IP核使用的一点注意事项

前言 FIFO?还是FIFO IP核?这也需要写总结吗?太容易了吧。如果我是一个正在处于面试找工作中的年轻人,肯定关注的是如何手撕FIFO,这也是当时校招时候干过的事情。但是作为一个FPGA工程师,...

2020/09/13 22:06
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PCIe例程理解(一)用户逻辑模块(接收)仿真分析

前言 本文从例子程序细节上(语法层面)去理解PCIe对于事物层数据的接收及解析。参考数据手册:PG054;例子程序有Vivado生成; 为什么将这个内容写出来? 通过写博客,可以检验自己理解了这个...

sop
2020/08/30 23:44
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FPGA设计心得(10)关于行为仿真的一点观点

👉前言 👉实践分析 👉推荐的仿真设计 👉总结 前言 提前给出一些观点: 仿真是为了仿真,所以不要设置极限情况,例如在时钟上升沿通过阻塞赋值给数据,应该避免这种情况; 各种不同的...

2020/08/20 23:57
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Verilog初级教程(22)赋值间延迟语句与赋值内延迟语句

👉前言 👉正文 👉赋值间延迟语句 👉赋值内延迟语句 👉往期回顾 👉参考资料及推荐关注 前言 Verilog延迟语句可以在赋值运算符的左侧或右侧指定延迟。 所谓的左侧就是: // Delay...

2020/08/09 10:31
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Verilog初级教程(20)Verilog中的`ifdef 条件编译语句

前言 正文 语法 示例 Testbench 文件 往期回顾 参考资料及推荐关注 前言 注:把博客教程文章搬过来!欢迎直接搜索csdn博客:李锐博恩 `ifdef 条件编译语句在逻辑设计中还是很常见的,但也常见...

2020/08/02 18:22
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FPGA时序约束理论篇之时序路径与时序模型

时序路径   典型的时序路径有4类,如下图所示,这4类路径可分为片间路径(标记①和标记③)和片内路径(标记②和标记④)。   对于所有的时序路径,我们都要明确其起点和终点,这4类时序路...

2020/07/28 23:31
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太慢不能忍!CPU又拿硬盘和网卡开刀了!

帮轩辕点个星标★不迷路 总线技术 我是CPU一号车间的阿Q,最近为了一件事儿搞得我挺烦的。 当初我们CPU工厂刚刚来到主板上建厂时,那时候主板上的单位还不多,跟我们打交道最多的就是内存那家...

2020/07/27 22:54
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简易数字频率计(verilog HDL设计)(2020维护版本)

前言 简易数字频率计原理 顶层 控制模块: 计数模块: 锁存模块 测试文件 结语 前言 这篇博客大概是2017年写的,目前已经是2020年8月不到,今天维护了一下但是并未保存,很受伤,不得不重新在...

2020/07/26 23:46
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