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FPGA设计心得(3)Aurora IP core 的理论学习记录

文章目录 Aurora IP核介绍 整体介绍 大小端 Framing or Streaming User Interface framing 接口介绍 framing 结构 几个frame的例子 streaming接口介绍 Streaming接口发送数据实例 streaming接...

2020/05/12 01:30
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FPGA设计心得(4)Aurora IP core 的定制详情记录

文章目录 写在前面 IP核定制页面预览 IP核定制详解 lane width Line Rate GT REFCLK (MHz) INIT clk (MHz) DRP clk (MHz) Dataflow Mode Interface Flow control Back Channel GT selection...

2020/05/12 05:06
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FPGA设计心得(13)aurora的线速率及其用户时钟之间的关系?

文章目录 长话短说 aurora的用户时钟频率是多少? aurora的用户时钟的来源? 总结 长话短说 由于工作很忙,所以一直没有时间来胡乱写写,需要注意的是文章内容不涉及任何秘密,纯粹来源自公开...

2020/10/18 02:46
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FPGA设计心得(13)aurora的线速率及其用户时钟之间的关系?

👉长话短说 👉aurora的用户时钟频率是多少? 👉aurora的用户时钟的来源? 👉总结 长话短说 由于工作很忙,所以一直没有时间来胡乱写写,需要注意的是文章内容不涉及任何秘密,纯粹来...

2020/10/18 08:38
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FPGA设计心得(5)Aurora 例子工程分析与仿真实例分析(streaming版)

文章目录 背景 例子工程预览 例子程序用户模块逻辑分析 收(CHECK) 发(GEN) 例子程序仿真文件分析 写在最后 工程分享 参考资料 交个朋友 背景 熬夜写完了上两篇博客: Aurora IP core 的理...

2020/05/12 17:58
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FPGA设计心得(6)Aurora IP核例子简析与仿真(framing版)

GEN模块分析 CHECK模块分析 总体仿真 发送模块仿真 接收模块仿真 背景 博客首发地址:aurora 由于微信公众号的编辑器太难用,我已经差不多放弃在微信公众号上写东西了,这篇博客主要是测试m...

2020/05/18 02:32
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FPGA设计心得(6)Aurora IP核例子简析与仿真(framing版)

文章目录 背景 定制framing接口的IP核 生成示例工程并分析 GEN模块分析 CHECK模块分析 示例工程仿真 总体仿真 发送模块仿真 接收模块仿真 参考资料 交个朋友 写在最后 工程分享 背景 熬夜继续...

2020/05/14 03:52
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高速串行总线设计基础(二)什么是MGTs以及MGTs的优势在哪里?

前言 并行传输 串行传输 MGTs是什么? MGTs的优势何在? 展望 参考文章 前言 话说,很久以前,并行总线称霸电子行业的方方面面,无论是芯片之间的通信还是板间通信。 就连大名鼎鼎的PCI Exp...

2020/12/17 07:15
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高速串行总线设计基础(二)什么是MGTs以及MGTs的优势在哪里?

文章目录 前言 并行传输 串行传输 MGTs是什么? Gigabit MGT Bank MGTs MGTs的优势何在? 带宽高 引脚数量少 SSO EMI 成本 多协议 展望 参考文章 前言 话说,很久以前,并行总线称霸电子行业...

2020/12/19 22:26
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Spartan-6的MCB模块、GTP模块、PCIe端点模块

MCB模块 Spartan-6器件具有2或4个专用嵌入式多端口存储器控制器模块(MCB),实现了到4个常见存储器标准的简单连接:DDR3、DDR2、DDR 和LPDDR(移动DDR)。 Spartan-6器件为专用MCB模块提供了...

2018/05/17 17:16
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Verilog设计实例(1)线性反馈移位寄存器(LFSR)

原理 Verilog实现 仿真测试 代码提示 写在前面 相关博文[1]博客首页[2]注:学习交流使用! 正文 原理 线性反馈移位寄存器(LFSR)的英文全称为:Linear Feedback Shift Register。赛灵思公司...

2020/06/02 01:15
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高速串行总线设计基础(六)揭秘SERDES高速面纱之数据包与参考时钟要求

文章目录 前言 数据包介绍 参考时钟要求 参考文章 前言 上一篇文章:高速串行总线设计基础(五)揭秘SERDES高速面纱之多相数据提取电路与线路编码方案 这篇文章介绍了提出了问题,关于SERDES或...

2020/12/24 00:49
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Verilog设计实例(1)线性反馈移位寄存器(LFSR)

博文目录 写在前面 正文 原理 Verilog实现 仿真测试 代码提示 参考资料 交个朋友 写在前面 相关博文 博客首页 注:学习交流使用! 正文 原理 线性反馈移位寄存器(LFSR)的英文全称为:Linea...

2020/06/01 15:51
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高速串行总线设计基础(一)同步时序模型介绍

前言 芯片间通信的时序模型 系统同步 源同步 自同步 参考文章 前言 高速信号设计涉及到方方面面的知识积累,也许你认为即使没有掌握甚至没有听过一些高速设计的专业术语,也没有关系?因为专...

2020/12/09 08:30
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高速串行总线的设计基础(一)同步时序模型介绍

文章目录 前言 芯片间通信的时序模型 系统同步 源同步 自同步 并串转换 串并转换 时钟/数据恢复 参考文章 前言 高速信号设计涉及到方方面面的知识积累,也许TOC你认为即使没有掌握甚至没有听...

2020/12/09 23:25
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FPGA设计心得(12)如何正确使用 in_system_ibert ?

👉in_system_ibert IP定制要点 👉串行收发器的位置 👉如何例化in_system_ibert? 👉结尾 in_system_ibert IP定制要点 串行收发器的位置 在ISI定制中,需要选择所使用的串行收发器的位...

2020/09/21 23:51
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FPGA设计心得(12)如何正确使用 in_system_ibert ?

文章目录 in_system_ibert IP定制要点 串行收发器的位置 如何例化in_system_ibert? 结尾 in_system_ibert IP定制要点 串行收发器的位置 在ISI定制中,需要选择所使用的串行收发器的位置,如...

2020/09/20 18:06
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高速串行总线设计基础(六)揭秘SERDES高速面纱之数据包与参考时钟要求

前言 数据包介绍 参考时钟要求 参考文章 前言 上一篇文章:高速串行总线设计基础(五)揭秘SERDES高速面纱之多相数据提取电路与线路编码方案[1]这篇文章介绍了提出了问题,关于SERDES或者Tra...

utm
2020/12/26 07:09
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PCIe例程理解(一)用户逻辑模块(接收)仿真分析

前言 本文从例子程序细节上(语法层面)去理解PCIe对于事物层数据的接收及解析。参考数据手册:PG054;例子程序有Vivado生成; 为什么将这个内容写出来? 通过写博客,可以检验自己理解了这个...

sop
2020/08/30 23:44
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PCIe例程理解(一)用户逻辑模块(接收)仿真分析

前言 本文从例子程序细节上(语法层面)去理解PCIe对于事物层数据的接收及解析。 参考数据手册:PG054; 例子程序有Vivado生成; 为什么将这个内容写出来? 通过写博客,可以检验自己理解了这...

2020/08/30 23:58
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