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常见数字IC设计、FPGA工程师面试题

转载自:常见数字IC设计、FPGA工程师面试题 我怕弄丢了,找不到了,所以转载过来吧,回答的还挺具有参考意义。 借个位置,顺便把另外一篇好文的地址附上:FPGA中的亚稳态 1:什么是同步逻辑和...

2018/08/28 22:36
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FPGA/ASIC笔试面试题集锦(1)知识点高频复现练习题

文章目录 写在前面 正文内容 简述ASIC设计流程,并列举出各部分用到的工具? 简述FPGA的开发流程? 名词解释 数制转换 什么是竞争和冒险?如何消除? 2分频描述 简述建立时间和保持时间,画图...

2020/06/10 22:11
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FPGA/ASIC笔试面试题集锦(1)知识点高频复现练习题

写在前面 正文内容 简述ASIC设计流程,并列举出各部分用到的工具? 简述FPGA的开发流程? 名词解释 数制转换 什么是竞争和冒险?如何消除? 2分频描述 简述建立时间和保持时间,画图表示? ...

2020/06/11 00:00
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IC/FPGA笔试/面试题分析(十一)基础概念(三态门等)

上篇博文写了一些有关CMOS门电路的基础内容,相信认真看完,一定能画出各种CMOS门电路:CMOS门电路,这些是最常考的基础内容。 下面简单介绍一下其他概念题目: 1、 解释一下Vih,Vil,Vol,...

2019/09/17 13:53
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IC/FPGA笔试/面试题分析(七)建立时间和保持时间类型考题汇总分析

自从召集2020届校招同行加入新建立的“IC/FPGA校招笔试面试交流群“,见识到了很多关于建立时间和保持时间分析的题目,在为别人解答疑惑,以及别人为自己解答疑惑的同时,自己对于知识的理解...

2019/08/24 12:41
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IC技术圈期刊 2020年 第06期 求职特刊

本期文章目录 如何选择offer #职场 点击阅读 陌上风骑驴看IC 简历如脸,你想让hr看到哪一面? #简历 #技巧 #准备 点击阅读 芯启示 有了这份面经,麻麻再也不用担心我找不到工作了! #笔试 #面...

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2020/06/16 08:00
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IC技术圈期刊 2020年第09期

IC技术圈期刊内容涵盖FPGA、前端、验证、后端、自动化、模拟、求职、管理等IC技术领域,欢迎阅读,欢迎投稿。 【经验】一个FPGA工程师的成长之路 #FPGA 点击阅读 ZYNQ IEEE802.3 以太网接口整...

2020/09/20 15:06
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IC/FPGA 技术交流

目录 2019年8月 2019年9月22 2019年11月22 最后附上本群的公告变迁 2019年8月 一年一度的校招又来了一段时间了,突然发现,一个人的力量是有限的,面对很多笔试,面试中的很多问题,也许会感...

2019/11/26 21:01
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HDLBits 系列(41)根据仿真波形来设计电路之组合逻辑

文章目录 Sim/circuit1 原题复现 我的设计 Sim/circuit2 原题复现 题目分析 我的设计 Sim/circuit3 原题复现 题目分析 我的设计 Sim/circuit4 原题复现 题目分析 Sim/circuit5 原题复现 题目...

2019/12/13 23:23
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关于三段式状态机第三段是组合逻辑还是时序逻辑的问题?

由于本人一直以来,用的三段式状态机,第三段写法都是组合逻辑写法,但是近期有小伙伴面试小公司,写到状态机的第三段时候,按照我一直用到的组合逻辑来写第三段,提供输出,被提出了质疑,曰...

2019/10/01 22:35
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FPGA/IC技术交流2020

文章目录 IC/FPGA技术交流2019 IC/FPGA技术交流2020 IC/FPGA技术交流2019 大概是在2019年秋招的时候,苦于无人交流,信息闭塞,于是在博客上写了一篇博客,呼吁同行加入,如今这个微信群已经...

2020/04/29 17:12
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【 Verilog HDL 】Verilog 迭代连接运算符

Verilog HDL中有一个特殊的连接符号——“{}”,(上次看华为面试题也有这个简单的选择题),称为迭代连接运算符,顾名思义,它兼具迭代和连接的双重功效,如下: (1)连接功能 该运算符号的...

2018/09/19 17:32
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HDLBits 系列(5)让三元条件运算符(?:)在你的设计中发挥作用

目录 抛砖引玉 举例练习 写在最后 抛砖引玉 Verilog具有三元条件运算符(?:)运用得当,可以起到简化代码的作用,使得代码的易读性提高,但是运用不当,也会背道而驰。 下面讲讲Verilog具有...

2019/11/22 16:29
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IC技术圈期刊 2020年 第07期

本期文章目录 【集创赛】基于arm处理器的SOC设计【1】 #SOC设计 #arm #FPGA 点击阅读 数字积木 【集创赛】基于arm处理器的SOC设计【2】 #SOC设计 #arm #FPGA 点击阅读 数字积木 肝了2w字长文...

通过举例谈谈阻塞赋值与非阻塞赋值的区别

这篇博客,通过举例说明:非阻塞赋值和阻塞赋值的区别? 一般非阻塞赋值用于时序逻辑,而阻塞赋值用于组合逻辑; 非阻塞赋值语句是并行执行的,等到一个时钟完成后才完成赋值,而阻塞赋值是顺...

2019/10/01 20:04
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【 Linux 】记录下第一次使linux系统遇到的问题(系统安装、配置查看、搜狗输入法安装)

作为一个有梦想的技术人,无论你是搞硬件的还是搞软件的,相信大家都有一颗探索的心,而Linux操作系统就不该成为一种神秘的系统,于是作为小白的我也开始玩一玩linux系统了,系统的安装是十分...

2018/09/22 16:20
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HDLBits 系列(7)对for循环以及generate for的各种实践

目录 抛砖引玉 累加模型 纹波进位加法器 写在最后 抛砖引玉 本节内容主要讲解for和generate for的用法,这两个用法,之前也有写过: Verilog中关于for与generate for用法和区别的一点愚见 先...

2019/11/22 21:48
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HDLBits 系列(19) 12小时时钟的Verilog设计

目录 背景 原题复现 审题 我的设计 设计解释 欢迎加入 背景 这篇博客设计一个12小时的时钟,通过例化4bit BCD码计数器来设计,如果你给予的时钟周期是1s,则能够当做时钟来用哦。 原题复现 原...

2019/11/26 21:38
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Cadence入门笔记(2):分裂元件的制作方法

目录 Homogeneous Heterogeneous 写在最后 上一篇博文已经简单的介绍了元件库是如何创建的,并且了解了arCAD Capture CIS的一些最基本的操作。 下面这篇博文继续沿着上面的说,我们开始画分裂...

2019/11/16 20:27
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FPGA时序约束理论篇之时序路径与时序模型

时序路径   典型的时序路径有4类,如下图所示,这4类路径可分为片间路径(标记①和标记③)和片内路径(标记②和标记④)。   对于所有的时序路径,我们都要明确其起点和终点,这4类时序路...

2020/07/28 23:31
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