【 MATLAB 】MATLAB 实现模拟信号采样后的重建(三)一阶保持(FOH)内插

上篇博文采用了零阶保持(ZOH)的方式进行了重构:【 MATLAB 】MATLAB 实现模拟信号采样后的重建(二)零阶保持(ZOH) 这篇博文我们使用一阶保持(FOH)内插来重建信号,采用的案例依然是上...

2018/10/26 17:42
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【 MATLAB 】信号处理工具箱之波形产生函数 gauspuls

gauspuls产生高斯调制正弦脉冲(Gaussian-modulated sinusoidal pulse) 语法格式: yi = gauspuls(t,fc,bw) returns a unity-amplitude Gaussian RF pulse at the times indicated in array...

2018/09/28 17:08
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Spartan-6的时钟资源、全局时钟缓冲器/多路复用器

时钟资源 时钟布线资源具有高速、低SKEW的特点,它对系统设计非常重要,即使系统速率不高,也应该关注时钟设计,以消除潜在的时钟危险。Spartan-6器件包含16个全局时钟资源和40个I/O区域时钟...

2018/05/17 15:06
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Virtex-6系列FPGA的CLB

Virtex-6系列FPGA Virtex-6是Xilinx 在2009年2月推出的新一代旗舰产品,采用了第三代Xilinx ASMBL架构、40nm 工艺,提供多达760000 个逻辑单元,为业界成本最低、功耗最低、密度最高、性能最...

2018/05/17 17:22
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Spartan-6的MCB模块、GTP模块、PCIe端点模块

MCB模块 Spartan-6器件具有2或4个专用嵌入式多端口存储器控制器模块(MCB),实现了到4个常见存储器标准的简单连接:DDR3、DDR2、DDR 和LPDDR(移动DDR)。 Spartan-6器件为专用MCB模块提供了...

2018/05/17 17:16
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Virtex-6器件的时钟资源、混合模式时钟管理器(MMCM)

时钟资源 为了更好的控制时钟,Virtex-6器件分成若干个时钟区域,最小器件有6个区域,最大器件有18个区域。每个时钟区域高40个CLB。在时钟设计中,推荐使用片上专用的时钟资源,不推荐使用本...

2018/05/17 17:29
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Spartan-6的I/O时钟缓冲器

I/O 时钟缓冲器 除了全局时钟缓冲器外,Spartan-6还包含驱动高速I/O时钟区域的时钟缓冲器。 I/O 时钟缓冲器的原语如表2-9所示。 表2-9 I/O时钟缓冲器的原语 (1) BUFIO2。 BUFIO2接收来自GCL...

2018/05/17 15:22
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Virtex-6中的SelectIO模块

SelectIO模块 Virtex-6每个I/O片(I/O Tile)包含两个IOB、两个ILOGIC、两个OLOGIC 和两个IODELAY,如图5-24 所示。 图5-24 I/O 片结构图 本小节就以下几个方面介绍Virtex-6 的SelectIO 资源...

2018/05/18 09:21
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复数乘法器研究

复数乘法器研究 在wallace乘法器的基础上设计一个复数乘法器(有关wallace树乘法器的内容, 看我的相关博客,这里只是调用了Wallace树乘法器的verilog HDL代码), 复数的乘法算法是: 设复数...

2018/05/14 22:06
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Wallace树专题研究

Wallace树乘法器专题研究 绪论:在乘法器的设计中采用树形乘法器,可以减少关键路径和所需的加法器单元数目,Wallace树乘法器就是其中的一种。下面以一个4*4位乘法器为例介绍Wallace树乘法器...

2018/05/14 17:21
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Virtex-6中的GTX模块、GTH模块

GTX模块 Virtex-6支持多种高速串行接口,其中高速串行模块GTX收发器可以实现150Mbit/s~6.5Gbit/s的线速率。GTX收发器是芯片与芯片之间、板与板之间进行串行通信的首选解决方案。GTX收发器具...

2018/05/18 09:21
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查找表(Look-Up-Table)的原理与结构(Xilinx Spartan-II)

一.查找表(Look-Up-Table)的原理与结构 采用这种结构的PLD芯片我们也可以称之为FPGA:如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。 查找表(Look-Up-Table)简称为LUT,LUT本质上...

2018/05/16 23:36
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乘法器专题研究(内含所有类型乘法器)

乘法器的verilog HDL设计汇总 1、移位相加乘法器的设计: 其大致原理如下: 从被乘数的最低位开始判断,若为1,则乘数左移i(i=0,1...(WIDTH-1))位后,与上一次和相加;若为0,则乘数左移i...

2018/05/15 22:11
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向量乘法器设计

同样基于Wallace树乘法器,我们来构造向量乘法器。 在一些矩阵运算中经常用到向量的相乘运算,本例以4维向量为例子介绍向量乘法器的verilog HDL设计。 设向量a = (a1, a2, a3, a4), b = (b1...

2018/05/14 23:20
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Virtex中的ILA属性、VIO属性

ILA属性 双击【Xilinx Core Generator】,打开现有的IP核工程项目或者创建一个新的IP核工程。【View by function】→【Debug & Verification】→【ChipScope Pro】,双击ILA。弹出ILA触发和配...

2018/05/18 09:22
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Spartan-6的存储元件、多路复用器、快速先行进位逻辑、算术逻辑

存储元件 Spartan-6的每个SLICE 有8个存储元件,可以实现存储功能。其中4个与O6相连的存储单元可以配置成寄存器或锁存器,而与O5相连的存储单元仅可以配置成寄存器,如图2-4 所示。这是与Spa...

2018/05/17 14:09
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【FPGA】Spartan-6的时钟管理器(CMT)

目录 时钟管理器(CMT) DCM (1) 延时锁相环(DLL)。 (2) 数字频率综合器(DFS)。 (3) 相移单元(PS)。 (4) 状态逻辑。 DCM原语 PLL 组成 工作原理 PLL的原语 PLL作用 (1) PLL 对时钟网络...

2018/05/17 15:47
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Spartan-6的SelectIO资源

SelectIO资源 Spartan-6有丰富的I/O资源,包括SelectIO和RocketIO。 Spartan-6每个I/O片(Tile)包含两个IOB、两个ILOGIC2、两个OLOGIC2和两个IODELAY2,见图2-37。 在这一小节里,分以下几个...

2018/05/17 17:10
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Virtex中的ChipScope Pro调试设计、相关IP 核

ChipScope Pro调试设计 在传统的FPGA设计中,调试时大都采用示波器和逻辑分析仪。FPGA和PCB设计人员保留一定数量FPGA引脚作为测试引脚,FPGA设计者在编写FPGA代码时,将需要观察的FPGA内部信...

2018/05/18 09:21
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Virtex-6中的BRAM(Block RAM)模块、DSP 模块XtremeDSP

BRAM(Block RAM)模块 Virtex-6中嵌入BRAM,大大拓展了FPGA的应用范围和应用的灵活性。BRAM可被配置为单端口RAM、双端口RAM、内容地址存储器(CAM)以及FIFO等常用存储结构。 Virtex-6中的B...

2018/05/17 17:34
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