IC流程之逻辑综合

原创
2021/03/22 17:11
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我不生产知识,我只是知识的搬运工。

 

IC流程之逻辑综合

一、定义

       IC流程中,在满足设计电路的功能、速度及面积等限制条件下,将寄存器传输级描述RTLregister transfer level)代码转换为门级网表gate level netlist)的过程叫做逻辑综合Logic Synthesis

 

输入:RTL代码、工艺库、综合环境文件、时序约束文件。

输出:门级网表。

 

PS

  1. 为什么要做逻辑综合

       RTL代码是对电路逻辑的理想描述,而实际的电路中会有门的延迟、走线的延迟、信号的转换时间及时钟信号到达各触发器时间不一等情况,所以为了寻求电路时序和面积的平衡, 功耗和时序的平衡,需要将RTL代码转换为门级网表,同时对电路做一定的优化。

 

  1. 逻辑综合在数字电路设计流程中的位置

1. 数字电路设计流程

 

       综合(Synthesis)在整个数字电路设计流程中的位置如上图所示。由于Synthesis步骤将集成电路的表达形式由逻辑描述转换到了电路描述,步骤前后所做的工作(逻辑开发和物理实现)截然不同,因此,大家一般将Synthesis当做数字电路设计前端(FE)和后端(BE)的分界点。

 

  1. 常见的逻辑综合工具是synopsysdc和cadence的genus

 

二、步骤

2. 综合步骤

 

翻译:将电路的RTL级描述翻译成用GTECH库元件组成的逻辑电路。

       GTECHsynopsys的通用工艺库,它仅表示逻辑函数的功能,并没有映射到具体的厂家工艺库,是独立于厂家工艺的。这一过程的结果是在综合器内部生成电路的布尔函数表达式,不做任何逻辑重组和优化。

优化:根据所施加的时序和面积约束,按照一定的算法对翻译结果进行逻辑重组和优化。

映射:根据所施加的时序和面积约束,把用GTECH库元件的映射到某一固定厂家的工艺库上,此时的电路包含了厂家的工艺参数。

 

3. RTLNetlist

 

三、流程介绍(DC

(1)用RTL代码进行设计

       即用可综合的RTL代码进行设计的编写。

 

(2)指定工艺库

       在根据约束条件进行逻辑综合时,对于选择的流片工艺,工艺库会提供综合工具所需要的标准逻辑单元的全部信息,即工艺库含有特定工艺条件下的标准逻辑单元的逻辑功能、单元面积、输入到输出的时序关系、输出的扇出限制以及对逻辑单元进行时序检查所需要的信息等。综合工具将根据工艺库提供的这些信息,对器件进行选择和电路结构调整,使其达到时序收敛;主要包括以下几个库:

target_library:综合的目标库,它一般是由生产线提供的工艺相关的库。

link_library:链接库,它是DC在解释综合后网表时用来参考的库。一般情况下,它和目标库相同,当使用综合库时,需要将该综合库加入链接库列表中。

symbol_library:指定的符号库。

synthetic_library:综合库,它包含了一些可综合的与工艺无关的IP。

 

(3)读入RTL代码文件

       将RTL代码输入给综合工具,由综合工具进行编译;

 

(4)定义环境的约束条件

主要包括 : 设置环境条件     set_operating_conditions

                    设置线负载模型  set_wire_load_model

                    设置驱动强度     set_drive set_driving_cell

                    设置电容负载     set_load

                    设置扇出负载     set_fanout_load 

 

(5)定义设计的约束条件

主要包括:时钟定义的命令

                       creat_clock

                       set_colck_latency

                       set_clock_uncertainty

                       creat_generated_clock

 

                  设计规则约束

                       set_max_transition 最大跳变时间

                       set_max_fanout  最大扇出

                       set_max_capacitance 最大电容

 

                 输入输出端口的延时

                       set_input_delay

                       set_output_delay 

 

                 设置最大面积     set_max_area

                 设置伪路径         set_false_path

                 设置多周期路径      set_multicycle_path

 

(6)设定综合策略 

       提供两种综合策略:自顶向下和自底向上。

       对于一些规模较小的设计,一般采用自顶向下的策略,该方法的缺点是编译时间太长,一旦改变其中的某一个模块就必须重新编译。该方法的优点是仅需要对顶层进行约束,将整个设计作为整体来进行优化,可以得到较好的优化效果。

       自底向上的综合策略是指先将各个单独的子模块进行综合和优化,然后将它们整合到上一层模块中进行综合,重复这一过程直至顶层模块。这种方法的优点是对各个模块的管理很方便,缺点是需要很多脚本来维护综合后的设计。

 

四、综合39问

1. Design Compiler综合过程中,target_library是如何被使用的?

       target_library使用在"compile"过程中,用来生成工艺相关的门级网表。Design Compiler尽量选择面积最小的逻辑门去满足设计功能和时序的要求。

如果不通过“settarget_library *”指定目标工艺库,默认值是your_library.db,同时工具会报出warning

 

2. Design Compiler 综合过程中 “link”命令完成了什么功能?

       link是Design Compiler ”resolve”设计中例化模块的过程。DesignCompiler通过变量“link_library”指定例化模块库的位置,和target_library一样,默认为your_library.db。建议显式地使用link命令,否则工具可能带着“unresolved references”进行综合,产生没有意义的结果,同时浪费时间。

 

3. Design Compiler 逻辑综合中 search_path变量的作用是什么?

       DC在search_path指定的目录底下寻找设计代码和库文件。建议在search_path中使用相对路径,增强脚本环境的可移植性

 

4. 将综合前的设计保存为.ddc的格式文件有什么好处?

       read命令将rtl(unmapped)翻译成GTECH格式。对于一个较大的设计,rtl to ddc需要花费很长的时间。当我们需要对设计重新进行compile时,只要读取保存的unmapped的设计(.ddc)就能节省很多时间。如果rtl已经被更新,还是要重新读入rtl。

 

5. 请问在DesignCompiler综合过程中,下述命令的作用是什么?
       change_name -rule Verilog -hier

       DesignCompiler 完成了asic设计流程中的rtl to netlist过程,后续需要有第三方工具完成netlist toGDSII的实现。而第三方工具对于netlist有字符语法上的限制,所以需要使用change_names 命令,才能让第三方工具正确识别netlist。

 

6. 下面哪个是关于target_library和link_library变量正确的表述?

a)所有在设计中例化的宏模块都应该在target_library中设置  

b) 在compile期间,DC从link_library中选择最小的逻辑门去满足时序要求  

c) link_library用于resolve例化模块,target_library用于在compile

d) link_library自动加载.ddc文件  

答案:C

a) 应该是  link_library

b) 应该是  target_library

d) 应该是  link

 

7. 在设计中,port和pin有什么异同?

       相同点:port和pin都是一个input/output;

       不同点:port是当前设计的input/output;

       pin是当前设计中例化模块的input/output。

       如果当前设计被另外的设计例化,则port会变成pin

 

8. 在Design Compiler中如何正确地使用set_max_area约束命令?

       如果是面积约束过于严格,或者直接设为0,Design Compiler将执行面积优化,直到无法优化为止。面积优化可能会增加runtime,但是不会影响时序优化。 时序约束优先级总是高于面积约束。 如果run time是一个需要在乎的问题,请将面积约束设为实际设计要求的值。如果不关心run time,可以将其设置0。  

 

9. Design Compiler是如何划分时序路径进行时序分析的?

       DesignCompiler将设计划分为一个个timing path,每一条路径都有一个startpoint(input port、触发器的clock pin)和一个endpoint(output ports、触发器的data pin)

       DesignCompiler会计算每一条路径的延时,然后比较arrive time和require time来判断这条路径是否满足时序要求。

 

10. Design Compiler如何在逻辑综合的时候考虑到时钟树的影响?

       DesignCompiler可以使用 set_clock_uncertAInty命令来建模时钟的skew + jitter + margin。如果不设置的话,默认值为0。

 

11. Design Compiler如何在逻辑综合阶段考虑时钟延迟的影响?

       时钟的network latency是指时钟输入端口到触发器的时钟端延迟;

       时钟的source latency是指实际的时钟源到时钟输入端口延迟。

       在pre_layout阶段,使用set_clock_latency (-source)来建模;

       在post_layout阶段,使用set_propagated_clock来建模。

 

12. 什么是virtual clock,有什么用处?

       未连接到任何port或pin的时钟,用作输入或输出延迟的参考点。

 

13. 为什么模块级设计推荐寄存器输出?

       方便后级模块时序约束和时序预算。

 

14. input path、output path和reg-to-reg path分别被什么sdc语句约束?

       input path   :set_input_delay

       output path :set_output_delay

       reg-to-reg    : create_clock

 

15. Design Compiler综合中,set_max_capacitance命令的用处是什么?

       max_capacitance属于“逻辑DRC”,它限制了端口的扇出电容。默认情况下,逻辑DRC的优先级高于时序和面积约束。max_capacitance是由工艺厂的库决定的。

 

16. Design Compiler 在综合时如何估计pre_layout的cell和net延时?

       Design Compiler使用非线性延迟模型生成查找表, 用于计算cell延迟。


       基于扇出和工艺厂提供的线负载模型(set_wire_load_model)计算net延迟。

 

17. Design Compiler 的Topographical Mode相比Wire LoadModels有什么优势?

       线负载模型(WLM)是基于工艺厂的数据统计,而不是特定于自己的设计。在深亚微米(UDSM)设计中,互连寄生参数对路径延迟有很大的影响
,WLM是不够准确的。

       TopographicalMode使用placement算法来估计线延时,提供和实际物理布局更好的时序相关性。

       TopographicalMode 除了逻辑库之外,还需要物理库(Milkyway)。

 

18. 使用DesignCompiler,在compile或optimize之后应该执行的分析操作是什么?

       report_constraint –all_violators,如果这个报告表明没有违规行为,不需要进一步的时序和逻辑DRC分析。 如果有违规,可以使用report_timing执行更详细的分析。

 

19. Milkyway库包含了哪些信息,DesignCompiler中如何指定Milkyway库?

       物理Milkyway库(例如std,ip和pad)包含cell的物理布局描述,用于执行placement。 technology file定义了该工艺金属层,物理设计规则,电阻,电容单位等。TLU-plus文件定义深亚微米RC寄生模型。 这些文件由工艺厂商提供。

       在Design Compiler中,由下列命令定义:

 

20. Floorplan是通过什么指标来设置芯片的大小和形状的?

       AspectRatio(height/width),默认比值为1

       Utilization(利用率)决定了cell的密集程度,提高利用率将减少core大小,默认利用率为0.6

 

21. DC Topographical mode如何读入设计的实际物理布局信息?

       * source  PhysConstr.tcl

       * extract_physical_constraints  <def_file>

 

22. 为什么用于综合的verilog不建议使用for循环?

       DC无法优化for循环的逻辑,只是单纯进行展开和复制,这可能降低电路的面积和性能。

 

23. Milkyway库中的“Layout” vs. “Abstract”  视图有什么不同?

       Milkyway库中包含相应的Abstract视图和 Layout视图, Abstract视图用于Place & Route减少工具处理的数据量。

       Abstract视图不包含底层器件细节,仅包含以下内容:

       - cell的轮廓(placement工具将每个cell放置在core中的site上。Placement工具只需要知道的是cell的大小和形状(轮廓)。)

       - 引脚位置和层(引脚通常是金属连接的区域。routing工具使用这些引脚位置来布线

      -Metal blockages(cell中某些不能布线的金属层区域,因为这些区域已经被该cell使用。上面的示例布局太简单,不需要Metal blockages。 Metal blockages更常见于IP宏模块。

 

24. 针对下图,分别使用report_timing、report_timing-max_paths 2、report_timing -nworst 2-max_paths 2会输出哪些slack ?

       report_timing:由于4条路径都属于同一path group,因此report_timing只会报出一条路径,即时序最差的路径(Slack =-0.3)

       report_timing-max_paths 2在每个endpoint都会报出一个最差的slack ,即(Slack = -0.3、Slack = -0.15)

       report_timing-max_paths 2 -nworst 2在每个endpoint允许报出两个最差的slack,即(Slack = -0.3、Slack = -0.25)

 

25. 用什么命令来设置设计驱动和负载约束?

       set_driving_cell、set_load

 

26. group path中的 –weight选项有什么实际用处?

       DesignCompiler以降低cost function为优化方向,–weight用于给特定path group设置优先级或权重

       例如:path group 1:

       slack =-2ns,weight=5,则cost function = 10

       path group 2:

       slack =-3ns,weight=1,则cost function = 3.Design Compiler优化的方向是降低两个pathgroup的cost function之和。

 

27. group path中的 –critical选项有什么实际用处?

       –critical选项用于优化critical range范围内的路径,critical range不应超过时钟周期的10%。优化次关键路径可能有助于关键路径。

默认情况下,所有路径的critical range均为零。

 

28. 下列关于DesignWare库的描述正确的是?

a、compile_ultra之前需要额外设置库变量

b、推断综合各种各样的算术和关系运算符

c、推断综合各种各样的标准IP,例如 fifo,移位寄存器,分频器

d、以上都是

答案:B

compile_ultra自动设置库变量; 非算术/关系IP不能由DC推断,它们必须在RTL代码中实例化。

 

29. 下列关于optimize_registers的描述正确的是?

a、拆分/合并寄存器 - 不优化组合逻辑

b、可以增加pipeline中的寄存器级数

c、可能会增加违规,以减少寄存器数量

d、可能生成更快和更小的流水线设计

答案:D

optimize_registers:不改变寄存器级数; 可能会增加

寄存器数量; 将利用正slack以减少寄存器数量;将执行增量编译,以进一步优化组合逻辑。

 

30. 通过增加Design Compiler delay优化的的优先级将不会修复任何逻辑DRC违规 - True or False?

       False
       Design Compiler将修复逻辑DRC违规,只要不增加负slack。

 

31. 在单时钟设计中,默认情况下,Design Compiler不会自动创建任何path group - True or False?

       False

       DesignCompiler为时钟创建至少一个path group。 如果有任何不受约束的路径,这些路径会被分组为名为default的path group。

 

32. 默认情况下,path group内的优化会停止在关键路径的优化上 - True or False?

       True

       当关键路径无法进一步优化时,、默认情况下,次关键路径不会优化。 Design Compile进入下一个path group的优化。

 

33. 为什么建议优化次关键路径?

       通过优化次关键路径,可能能够改善相关的关键路径,最终会减少违规路径,更容易通过Place&Route物理设计工具来修复。

 

34. 默认情况下被忽略优化的次关键路径如何能够得到优化

a)将它们放在自己的path group中

b)将criticalrange应用于create_clock

c)将weight应用于其path group

d)以上所有

答案:A

critical range适用于pathgroup,而不是时钟约束;

应用weight没有指示Design Compiler来优化否则被忽略的路径 - 它只是对已经考虑优化的路径施加更多的优化权重。

 

35. 通过将-weight选项应用于path group,它可能会恶化另一条路径上WNS - 对错吗?True or False?

       True

       如果DesignCompiler可以降低整体的cost function的话。

 

36. Topographical mode相比WLM模式,通常提供更好的速度/面积结果- True or False?

       False

       Topographicalmode导致与实际布局更好的时序相关性,不一定是更好的速度和/或面积结果。

 

37. 在Topographical mode中包括物理约束

a)获得更好的速度/面积优化

b)生成一个readyfor clock tree synthesis的设计

c)是可选的,但建议用,以提高与实际物理布局更好的时序相关性

d)以上所有

答案:C

虽然Topographicalmode确实执行了placement引擎,但这仅适用于时序计算的目的。只有能够保存网表,用于Place&Route物理设计工具。

 

38. 综合后,已经完成映射的网表为什么不能够包含assign语句,assign语句可能是由什么引起的?

       布局工具可能无法处理Verilog网表中assign语句,网表中assign语句可能是由多端口网络和三态网络导致。

 

39. Design Compiler怎么fix三态网络导致的网表中含有的assign语句问题?

       DesignCompiler使用assign语句描述三态网络,我们需要将三态网络声明转换为wire声明。

 

参考文献:

【1】https://wenku.baidu.com/view/1c471db40b4c2e3f572763de.html

【2】http://bbs.eetop.cn/thread-848822-1-1.html

【3】https://blog.csdn.net/bleauchat/article/details/97786529

 

 

 

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