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FPGA计数器笔记1

今天在fpga4fun上看到计数器文章,觉得不错,看了一半决定做个实验,特地把实验步骤记录下来。 例如需求如下: 每计1024的脉冲输出1个脉冲,verilog代码如下: module cnt1_test( sys_reset_...

2021/07/21 17:50
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使用iverilog+gtkwave 仿真or1200

为了学习雷思磊的,步步惊心 软核处理器内部设计和分析,又不想在linux下使用庞大的modelsim,只能摸索开源verilog仿真软件。

2014/06/20 16:12
1.7K
PicoRV32 笔记 04

PicoRV32 是一款RISC-V指令的实现的软核CPU。 PicoRV32实现指令rdcycle,rdcycleh,用于读取时钟计数,当使能ENABLE_COUNTERS和ENABLE_COUNTERS64,此指令便有效。 PicoRV32内部实现64bit的计数...

2021/10/29 09:38
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PicoRV32 笔记 03

PicoRV32支持的指令。 RV32I指令共有47条,如下表 RV32I指令 bit31 -bit25 bit24 - bit20 bit19 - bit15 bit14 - bit12 bit11 - bit7 bit6 - bit0 指令类型 指令名称 PicoRV32 立即数[31:12]...

2021/10/24 18:59
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PicoRV32 笔记 02

PicoRV32的配置选项,有以下: module picorv32 #( parameter [ 0:0] ENABLE_COUNTERS = 1, parameter [ 0:0] ENABLE_COUNTERS64 = 1, parameter [ 0:0] ENABLE_REGS_16_31 = 1, parameter [...

mul
2021/10/23 12:16
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PicoRV32 笔记 01

PicoRV32是一个RISC-V的IMC实现,可以配置为RV32E,RV32I, RV32IM,RV32IMC,并包含一个内置的中断控制器。 PicoRV32是一个开源的RISC-V的软核,他遵循ISC的许可证,ISC许可证类似于MIT许可证 ...

2021/10/21 19:25
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system verilog 学习 04

在之前模块已实现,phy数据路有,端口闭合功能。本模块此次主要实现报文处理端数据的转发,流经本从站的数据,处理完毕后需要发送到下一级从站, 当前报文处理模块的输入为rxdv,rxd, 输出txe...

2021/09/30 16:00
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system verilog 学习 03

在上一模块,编写两个PHY和报文处理连接关系,本次模块封装rmii_connector模块,在rmii_connector模块上提供phy端口闭合。我们顶层如下 module rmii_mgr( sys_clk , //时钟信号 50......

2021/09/29 20:05
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system verilog 学习 02

打算做一个工业以太网的IP,之前使用verilog 做了一大半,准备使用sv重新开发。 当前现有的板子是双phy,rmii接口。准备先从phy数据流开始,一步一步往前推进。 当前主要设计一个rmii连接模块...

2021/09/28 20:20
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system verilog 学习 01

准备学习system verilog,参考资料 SystemVerilog for Design(Second+Edition).pdf,我在建立一个仓库,把学习的例子保存起来 仓库 https://gitee.com/jjinl/systemverilog_study.git 其中有...

2021/09/26 22:01
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verilator 使用笔记

Verilator是不错的verilog仿真工具,想使用它仿真system verilog,随便找了一个uvm的代码,跑了一片,报错一片。我查看verilator的帮助文档,是支持system verilog语法,如下图 为了搞明白他...

FIR滤波器笔记

今天在b站上看了一个讲FIR滤波器视屏,觉得很不错。做一个笔记。 一直以来,我想把FIR滤波器搞懂,反复学习还是没有任何进展,一来所需数学功底较深,二来没有持续研究,遗忘太多,前后所学知...

2021/09/19 21:25
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vim 的ultisnips笔记

1.在使用vim的snippet插件ultisnips。 自定义代码片段,对于代码片段展开,展开时可以执行一段python代码。 支持3种类型的操作 Pre-expand :当触发键匹配,代码片段还未展开时刻调用 Post-e...

2021/08/26 16:33
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运放电路笔记

运放电路笔记 对于上图运放电路,按理想运放 经过R1的电流为0 运放负端Vn = Vp = V1 假设经过R2的电流为I2,则 则Vout为 带入已知量 最终 假设V2 =0,电路则变成下列形式 上述电路即为一个同相...

2021/08/21 17:05
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RISC-V 指令格式

1.在RISC-V的ISA中,由4种核心指令格式,分别是R类,I类,S类,U类。 所有指令都是32位长度; 所有指令RS1和RS2都是源寄存器,RD是目的寄存器; R类: bit 31:25: 功能码,7bit bit24:20:R...

2020/10/06 22:36
4.6K
linux 下modelsim字太小问题

之前在Linux mint下使用 modelsim ase版本,字体太小,没有解决。今天安装又遇到这个问题。在网上查找资料,问题解决,做一个记录。 没有解决之前 源代码窗口字体太小 网上说,可以使用 ctrl...

2020/09/09 14:49
1.9K
MATLAB问题笔记

1.操作系统:Linux mint 19.2 2.MATLAB版本 R2017b 3.问题描述: 打开matlab的帮助文档,查看..., 关闭帮助文档后,MATLAB卡死,等一段时间后会报: Exception in thread "AWT-EventQueue-0"...

2019/12/15 11:45
2.2K
veriwell仿真,内置函数学习

1.学习内置函数编写方法。 verisys.cc文件内如下内容 s_tfcell verisystfs[] = { /*** Template for an entry: { usertask|userfunction, data, checktf(), sizetf(), calltf(), misctf(), ...

2018/07/20 16:38
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veriwell仿真之HelloWorld

1.接上回,编译完veriwell,提取出静态库和头文件 2.在这个基础上进行HelloWorld编写,测试 hello_vpi.c #include <stdio.h> #include <stdlib.h> #include <veriuser.h> #include <acc_use...

2018/07/19 14:44
470
veriwell 仿真器编译

1.为了方便修改verilog仿真,发现veriwell开源软件 在linux 32位下编译 ./configure make make install DESTDIR=... 2.便于二次开发,只抽取安装文件中,中 acc_user.h libveriwell.a veriu...

2018/07/11 10:23
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