今天在fpga4fun上看到计数器文章,觉得不错,看了一半决定做个实验,特地把实验步骤记录下来。 例如需求如下: 每计1024的脉冲输出1个脉冲,verilog代码如下: module cnt1_test( sys_reset_...
PicoRV32 是一款RISC-V指令的实现的软核CPU。 PicoRV32实现指令rdcycle,rdcycleh,用于读取时钟计数,当使能ENABLE_COUNTERS和ENABLE_COUNTERS64,此指令便有效。 PicoRV32内部实现64bit的计数...
今天在b站上看了一个讲FIR滤波器视屏,觉得很不错。做一个笔记。 一直以来,我想把FIR滤波器搞懂,反复学习还是没有任何进展,一来所需数学功底较深,二来没有持续研究,遗忘太多,前后所学知...
运放电路笔记 对于上图运放电路,按理想运放 经过R1的电流为0 运放负端Vn = Vp = V1 假设经过R2的电流为I2,则 则Vout为 带入已知量 最终 假设V2 =0,电路则变成下列形式 上述电路即为一个同相...
之前在Linux mint下使用 modelsim ase版本,字体太小,没有解决。今天安装又遇到这个问题。在网上查找资料,问题解决,做一个记录。 没有解决之前 源代码窗口字体太小 网上说,可以使用 ctrl...
1.为了方便修改verilog仿真,发现veriwell开源软件 在linux 32位下编译 ./configure make make install DESTDIR=... 2.便于二次开发,只抽取安装文件中,中 acc_user.h libveriwell.a veriu...
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